VHDL
เปนภาษาที่ใช้สำหรับการออกแบบฮาร์ดแวร์ในระบบดิจิตอล โดยเกิดขึ้นจากโครงการที่มีชื่อ VHSIC (Very High Speed Integrate Circuit) โดยมีเปาหมายของโครงการเพื่อ พัฒนาขีดความสามารถในการออกแบบวงจรรวมใหสูงและงายมากยิ่งขึ้น ซึ่งมีการพัฒนาจนสามารถกําหนดเปน มาตรฐานของ IEEE (Institute of Electrical and Electronics Engineers) ไดในเวลาตอมา
ภาษา VHDL มีความเปน Concurrent ซึ่งถือวาเปนหัวใจสําคัญของการเขียนออกแบบอุปกรณ อิเล็กทรอนิกสหมายถึงการเขียนโคดภาษา VHDL จะไมมีลําดับความสําคัญของตําแหนงของแตละบรรทัดและ ภาษา VHDL ยังมีความเปน Case insensitive อีกดวยกลาวคือไมมีความแตกตางในการเขียนอักษรพิมพเล็กหรือ พิมพใหญ
ภาษา VHDL สามารถบรรยายพฤติกรรมทางฮารดแวรไดหลายระดับ ตั้งแตการทํางานของวงจร จนถึง ระดับลอจิกเกต ซึ่งในแตละระดับจะมีรายละเอียดที่แตกตางกัน เชน สมมุติผูออกแบบตองการออกแบบวงจรบวก สองอินพุตผูออกแบบสามารถออกแบบโดยใช operator การบวก (“+”) ในภาษา VHDL หรือทําการออกแบบวงจร ในระดับลอจิกเกต หรือทําการออกแบบในระดับทรานซิสเตอรก็ได
- เปนภาษาสากลโดยรองรับจากสถาบัน IEEE ทําใหมีโปรแกรมและเครื่องมือตางๆ และ บริษัทที่ สนับสนุนการทํางานมากมาย เปนภาษาที่ใชงานจริงในอุตสาหกรรม
- ฯลฯ
สำหรับโปรแกรมที่ใช้นะครับ Xilinx ISE
การติดตั้ง http://cpre.kmutnb.ac.th/esl/learning/index.php?article=webpack-ise-v147-install
ตัวอย่าง ผลการรัน ที่ทำในห้องเรียน
[ขอบคุณวีดีโอจาก: ไอลดา]
ตัวอย่าง Code เบื้องต้น
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Encoder is
Port ( B : in STD_LOGIC;
A : in STD_LOGIC;
F : out STD_LOGIC_VECTOR (3 downto 0));
end Encoder;
architecture Behavioral of Encoder is
begin
F <= "0001" when (B='0' and A='0') else
"0010" when (B='0' and A='1') else
"0100" when (B='1' and A='0') else
"1000" ;
end Behavioral;
ไม่มีความคิดเห็น:
แสดงความคิดเห็น